✨︎ Resumen (TL;DR):
- Samsung demostró el primer transistor de efecto de campo apilado en 3D (FET) con una distancia entre compuertas de solo 42 nanómetros.
- El desarrollo supera el récord anterior de la industria de 48 nanómetros y permite duplicar la densidad de transistores en chips lógicos.
- La tecnología se diseñó para potenciar los futuros procesadores de inteligencia artificial y cómputo de alto rendimiento.
Samsung Electronics presentó el primer transistor de efecto de campo apilado en 3D con una distancia entre compuertas (pitch) de 42 nanómetros. Este desarrollo de su Centro de Investigación de Semiconductores busca resolver el límite físico del silicio tradicional al apilar transistores verticalmente para duplicar la densidad de los procesadores destinados a la inteligencia artificial y el cómputo de alto rendimiento.
El avance, liderado por el equipo de desarrollo tecnológico lógico de Samsung bajo la dirección de Donghoon Hwang, recibió el premio al Mejor Artículo en el VLSI Symposium 2026 celebrado en Honolulu. Este evento es uno de los tres encuentros de semiconductores más importantes del mundo, y el trabajo de Samsung superó a más de 1,000 propuestas científicas.
Los procesadores actuales mejoran su potencia al reducir el espacio horizontal entre los transistores. Sin embargo, al acercarse a los límites físicos, las capas aislantes delgadas comienzan a registrar fugas de corriente eléctrica.
Para solucionar este problema, el diseño de Samsung apila transistores de tipo N y tipo P de forma vertical. La compañía implementó canales de nanohojas de triple apilamiento para ambos tipos de dispositivos en una sola oblea, logrando la mayor cantidad de nanohojas jamás demostrada en una estructura de transistor de efecto de campo complementario (CFET).
Un transistor CFET es un tipo de arquitectura de semiconductores que apila verticalmente transistores de fuente y drenaje opuestos para maximizar el espacio en el silicio.
El reto de la aislación vertical
La distancia de 42 nanómetros supera la marca mínima previa de la industria, que se situaba en los 48 nanómetros. El equipo de investigación resolvió el aislamiento eléctrico entre los transistores superiores e inferiores mediante una capa dieléctrica intermedia y aplicó una conexión directa entre los componentes apilados.
Aunque el apilamiento vertical ya es una realidad comercial en chips de memoria mediante tecnologías como V-NAND y memoria de alto ancho de banda (HBM), esta investigación representa la primera aplicación exitosa en chips lógicos (procesadores).
Durante el VLSI Symposium 2026, gigantes como Intel y TSMC también mostraron propuestas competidoras de apilamiento en 3D. Samsung planea continuar con las investigaciones para llevar este diseño a la fase de producción masiva, aunque todavía no define una fecha específica para su comercialización a gran escala.
