✨︎ Resumen (TL;DR):
- Liao Heng, científico principal del negocio de chips de Huawei, advierte que Nvidia no podrá agrandar indefinidamente sus chips ni sumar cada vez más memoria HBM.
- Huawei propone la Ley de Escalado Tau para reducir el tiempo que tardan las señales en moverse entre transistores, circuitos, chips y servidores.
- Los primeros Kirin con LogicFolding están programados para otoño de 2026, con mejoras anunciadas de 41% en eficiencia energética y cerca de 13% en velocidad, aún sin verificación independiente.
Liao Heng, científico principal del negocio de chips de Huawei y arquitecto jefe de sus procesadores Ascend para IA, advirtió que Nvidia y otros fabricantes se acercan a límites físicos en su búsqueda de procesadores más potentes. En una entrevista de cuatro horas emitida en China a finales de julio, defendió la Ley de Escalado Tau, una estrategia para reducir el tiempo que tardan los datos en moverse entre transistores, circuitos, chips y servidores. Huawei tiene programados para otoño de 2026 los primeros Kirin con LogicFolding.
El diagnóstico abarca dos problemas relacionados. Las fundiciones como TSMC, Intel y Samsung buscan fabricar transistores más pequeños, mientras Nvidia integra más capacidad de cómputo y memoria en sus sistemas de IA. Sus procesadores ya reúnen miles de millones de transistores y cantidades crecientes de memoria de alto ancho de banda, conocida como HBM.
Reducir los transistores permite concentrar más capacidad en menos espacio. Pero las dimensiones actuales ya se miden en escalas de pocos átomos. Agregar chips de cómputo y HBM incrementa el consumo eléctrico, la densidad térmica, la dificultad de fabricación y las distancias que recorren los datos.
Liao describió ese riesgo con una metáfora: “La industria sigue avanzando, pero cuando cruce ese límite físico habrá una avalancha”, advirtió Liao Heng. No dio una fecha ni presentó mediciones que demuestren que Nvidia esté a punto de alcanzar ese punto. Su argumento se apoya en una preocupación compartida por buena parte de la industria: cada nueva generación de chips cuesta más, produce más calor y obtiene beneficios menores al reducir el tamaño de los transistores.
Huawei tuvo que buscar rendimiento fuera del nodo
Las restricciones de Estados Unidos limitan desde 2019 el acceso de Huawei a herramientas avanzadas de fabricación, incluidas las máquinas de litografía ultravioleta extrema de ASML, utilizadas en los nodos más pequeños. La compañía tuvo que buscar rendimiento en el diseño de circuitos, el empaquetado y la coordinación entre hardware y software.
La trayectoria de Liao incluye su ingreso a la Universidad de Tsinghua a los 14 años, una investigación posdoctoral en Princeton, más de una década en Estados Unidos y su incorporación a Huawei en 2016. Además de dirigir la estrategia científica del negocio de chips, es el arquitecto jefe de los procesadores Ascend para IA.
La Ley Tau cambia el tamaño por el tiempo
Huawei presentó la Ley de Escalado Tau (τ) en mayo de 2026, durante el IEEE International Symposium on Circuits and Systems. La Ley de Escalado Tau es un principio de diseño de semiconductores que busca reducir el tiempo que tardan las señales y los datos en atravesar un sistema electrónico.
En lugar de depender únicamente de transistores más pequeños o encapsulados cada vez mayores, la propuesta concentra la optimización en cuatro niveles:
- Dispositivos: Huawei busca reducir la resistencia y la capacitancia parásita de los transistores y sus conexiones.
- Circuitos: LogicFolding distribuye las rutas lógicas críticas entre varias capas para acortar el cableado.
- Chip: coordina software, arquitectura y silicio según las cargas de trabajo que procesará el componente.
- Sistemas grandes: UnifiedBus unifica el direccionamiento de memoria para reducir la latencia entre los chips de un SuperPoD.
LogicFolding es una arquitectura que distribuye rutas lógicas críticas entre varias capas activas para acortar el cableado. La tecnología intenta apilar y conectar de forma estrecha circuitos lógicos, analógicos y de memoria.
La industria ya utiliza empaquetado 3D y chiplets, pero Huawei sostiene que su método trabaja a un nivel más fino porque puede dividir las rutas críticas de un mismo circuito entre distintas capas activas.
La compañía afirma que, durante seis años, diseñó y produjo en masa 381 chips mediante principios que ahora agrupa bajo la Ley Tau. También proyecta que sus procesadores de gama alta alcancen en 2031 una densidad equivalente a un proceso de 14 ángstroms o 1.4 nanómetros.
Esa meta describe una equivalencia de densidad. Huawei no afirma que fabricará esos chips mediante un nodo físico de 1.4 nm. TSMC planea fabricar directamente con un proceso de 1.4 nm en 2028, mientras Huawei busca una densidad comparable tres años después mediante arquitectura, apilamiento y conexiones más cortas.
El Kirin pondrá la promesa a prueba
Los primeros chips Kirin con LogicFolding están programados para otoño de 2026. Huawei todavía no ha revelado el modelo comercial ni una fecha exacta.
Frente a su diseño anterior de una sola capa, la empresa adelanta dos resultados:
- 41% de mejora en eficiencia energética para los núcleos de rendimiento.
- Un aumento cercano al 13% en la velocidad máxima de operación.
Son cifras de Huawei. La empresa no publicó información sobre rendimiento de fabricación, costos ni comparaciones directas con procesadores producidos mediante nodos más avanzados.
“Por ahora no hay nada concreto que pueda verificarse de forma independiente o compararse con otros fabricantes”, dijo Lian Jye Su, analista jefe de Omdia.
Liao espera que firmas como TechInsights y SemiAnalysis desmonten y examinen el Kirin después de su lanzamiento. Una disección puede confirmar cómo está construido, medir su rendimiento y comprobar si LogicFolding acorta las conexiones como promete Huawei.
Los costos y el porcentaje de chips funcionales por oblea requerirán datos adicionales de producción.
Apilar capas añade preguntas térmicas
Los riesgos tampoco desaparecen al apilar capas. Analistas de Bernstein advirtieron que la mayor densidad puede concentrar calor y perjudicar el rendimiento de fabricación. Huawei también necesita herramientas de diseño electrónico adaptadas a circuitos repartidos entre distintas capas.
Jensen Huang, CEO de Nvidia, calificó la propuesta como un avance para Huawei, pero rechazó que represente una amenaza inmediata para TSMC. El fabricante taiwanés lleva cerca de una década trabajando con tecnologías de apilamiento y empaquetado 3D, recordó el ejecutivo.
La apuesta depende de diseñar la cadena completa
Liao describió cadenas de suministro cada vez más separadas entre China y Estados Unidos. A su juicio, ambos países necesitarán capacidad propia para diseñar, fabricar y conectar cada nivel de la infraestructura de IA, incluso si las tensiones políticas no llegan a una ruptura completa.
El científico presentó la cadena de valor de la IA como una pagoda de 18 niveles. Su mensaje para las empresas chinas fue que los fabricantes de chips, desarrolladores de modelos y operadores de centros de datos tendrán que diseñar sus productos en conjunto.
El ejemplo elegido fue DeepSeek. Liao comparó a los desarrolladores chinos con una familia que aprovecha cada centímetro de un departamento pequeño, mientras sus vecinos trabajan dentro de una villa. Según su argumento, la limitación de capacidad de cómputo obligó a DeepSeek a buscar arquitecturas más eficientes.
Huawei quiere aplicar esa misma lógica al diseño coordinado de sus chips Ascend y modelos de IA.
El Kirin programado para otoño de 2026 será la primera prueba pública de LogicFolding, pero no la validación definitiva de la Ley Tau. Para saber si la propuesta puede crecer desde un teléfono hasta los centros de datos que compiten con Nvidia, todavía faltan datos de temperatura, costos y rendimiento de fabricación.
Una disección podrá revelar cómo está construido el chip y si LogicFolding acorta las conexiones, pero no resolverá por sí sola cuánto cuesta producirlo ni qué porcentaje de chips sale funcional por oblea.
