✨︎ Resumen (TL;DR):
- Nvidia habría solicitado a Samsung, SK hynix y Micron usar a TSMC para fabricar el chip base de NVHBM.
- El proceso de 3 nanómetros correspondería a la lógica, mientras el reporte sitúa la DRAM en la generación 1c.
- Nvidia anuncia hasta 30% más ancho de banda y 15% menos consumo de memoria frente a HBM4E estándar.
Nvidia habría solicitado a Samsung, SK hynix y Micron que usen a TSMC para fabricar el chip base de 3 nanómetros de NVHBM, su memoria HBM personalizada para aceleradores de inteligencia artificial. El Seoul Economic Daily reportó el 18 de octubre de 2026, con base en fuentes del sector sin identificar, que el proceso de 3 nm se aplicaría a la lógica de la pila. La propuesta separaría la fabricación de la lógica y la DRAM, mientras Nvidia busca una implementación común con varios proveedores de memoria. Nvidia describe la arquitectura en su anuncio oficial, pero no identifica a TSMC como fabricante.
NVHBM es una memoria HBM personalizada para aceleradores de inteligencia artificial que traslada al chip base el controlador de memoria que normalmente reside en el acelerador, también llamado XPU. El espacio que queda libre en el procesador puede destinarse a más circuitos de cálculo.
Los 3 nm corresponden al chip lógico
HBM reúne capas de DRAM cerca del acelerador. Debajo de esas capas se encuentra el chip base, o base die, con circuitos lógicos. Esa separación permite repartir la fabricación de la memoria y la lógica entre empresas.
En este reporte, los 3 nanómetros corresponden al chip lógico y no a las capas de DRAM. Nvidia traslada a ese chip el controlador de memoria que normalmente vive en el acelerador, también llamado XPU.
Samsung ofrece un punto de comparación. Al anunciar sus primeros envíos comerciales de HBM4, el 12 de febrero de 2026, la empresa especificó un chip base de 4 nanómetros y memoria DRAM 1c, de sexta generación.
Los nombres describen tecnologías aplicadas a componentes distintos de una misma pila. En el caso de NVHBM, el Seoul Economic Daily también sitúa las capas de DRAM en la generación 1c. La petición de usar TSMC de 3 nanómetros se refiere a la base lógica.
Samsung separaría esta etapa para NVHBM
El Seoul Economic Daily sostiene que Samsung aceptó este requisito tras una revisión interna y que conservará su producción integrada para HBM estándar y memorias personalizadas de otros clientes.
Samsung explicó en febrero que coordina el diseño entre sus negocios de memoria y foundry, junto con su capacidad de encapsulado avanzado, para acortar los ciclos de producción. Usar a TSMC para el base die de NVHBM dividiría entre empresas una etapa que Samsung realiza internamente en HBM4.
Para Nvidia, el objetivo declarado es ofrecer una implementación común de NVHBM mediante varios proveedores de memoria. Según su anuncio del 26 de agosto, ese esquema reduce el trabajo de ingeniería necesario para integrar y validar componentes de diferentes fabricantes.
Las cifras frente a HBM4E estándar
Nvidia atribuye a NVHBM hasta un 30% más de ancho de banda y un 15% menos de consumo de la memoria HBM frente a la HBM4E estándar. Son cifras anunciadas por la compañía. El ahorro corresponde a la memoria, y su efecto sobre el consumo total depende del resto del sistema.
La propuesta también alcanza a aceleradores diseñados por terceros. Nvidia anunció a Annapurna Labs, de Amazon, como el primer colaborador en NVHBM dentro de NVLink Fusion. La implementación común busca facilitar la integración de esos chips personalizados en su infraestructura de IA.
El fabricante del chip base es el punto que sigue sin confirmación oficial. Nvidia no menciona a TSMC en la descripción de NVHBM, mientras el reporte surcoreano atribuye la petición a fuentes del sector sin identificar. La arquitectura y las cifras de ancho de banda y consumo sí provienen del anuncio de Nvidia; la fabricación de 3 nm, en cambio, permanece como un dato reportado.
