✨︎ Resumen (TL;DR):
- Samsung Electronics diseñó el primer transistor apilado en 3D (FET) con una distancia entre compuertas de solo 42 nanómetros.
- La tecnología promete duplicar la densidad de transistores y la eficiencia energética respecto a los métodos de fabricación actuales.
- El diseño elimina los cortocircuitos por cercanía física al acomodar y organizar los componentes de forma vertical.
Samsung Electronics presentó el primer transistor de efecto de campo apilado en 3D con una distancia entre compuertas de 42 nanómetros, un avance que supera el límite físico de la industria de los semiconductores. Este desarrollo de integración vertical permite duplicar la densidad de transistores dentro del mismo espacio de silicio, resolviendo el cuello de botella del escalamiento horizontal en microchips de última generación.
El avance, desarrollado por el equipo de tecnología lógica de Samsung Semiconductor, obtuvo el premio al mejor artículo de investigación en el simposio VLSI de 2026 en Honolulu, Hawái. El trabajo de la firma surcoreana fue seleccionado entre más de 1,000 proyectos de investigación y registró la calificación de evaluación más alta del prestigiado congreso.
La nueva arquitectura reduce el paso de puerta (la distancia de centro a centro entre compuertas de transistores adyacentes) por debajo del estándar previo de la industria, establecido en 48 nanómetros. Para lograrlo, los ingenieros desarrollaron una configuración de canal de nanohojas de triple apilado tanto para los dispositivos superiores como inferiores.
Un 3D Stacked FET es una arquitectura de semiconductores que apila transistores verticalmente para multiplicar el poder de cómputo en el mismo espacio físico de un chip de silicio.
Adicionalmente, Samsung integró un método de interconexión vertical directa denominado RBC (RX Bounded Contact). Este sistema conecta los transistores apilados mediante una ruta vertical recta, eliminando la necesidad de las conexiones envolventes tradicionales que complican el flujo de energía.
Un salto de rendimiento para la era de la inteligencia artificial
Este diseño replica el enfoque de integración vertical que previamente transformó los chips de almacenamiento con la memoria V-NAND y la tecnología de memoria de ancho de banda ultraalto (HBM) en las memorias DRAM.
“Era solo cuestión de tiempo para que esta evolución se extendiera también al desarrollo de dispositivos lógicos”, explicó WookHyun Kwon, ingeniero principal del equipo de desarrollo de tecnología lógica de Samsung.
Al apilar los transistores de forma vertical, la estructura resuelve el principal obstáculo del diseño plano. Cuando los transistores se colocan demasiado juntos de manera horizontal, las capas aislantes que los separan se vuelven tan delgadas que provocan fugas y fallas eléctricas. En el nuevo modelo tridimensional, la capa de aislamiento corre verticalmente, por lo que no ocupa espacio en la superficie del procesador.
De acuerdo con las pruebas de Samsung, esta innovación puede entregar hasta el doble de rendimiento en densidad y eficiencia de energía en comparación con el escalado plano clásico, el cual suele aportar ganancias de apenas 15 por ciento de rendimiento por generación.
“Estamos seguros de que esta es la arquitectura ideal para la era de la IA, donde los clientes demandan chips lógicos que procesen cargas de trabajo informáticas más pesadas en espacios más pequeños y con un menor consumo de energía”, detalló Donghoon Hwang, integrante del equipo de tecnología de Samsung.
El siguiente paso del equipo de investigación consiste en construir osciladores en anillo y bloques de memoria SRAM. Estas pruebas de laboratorio verificarán que los transistores apilados funcionen correctamente como circuitos completos antes de dar el paso definitivo hacia la producción de microchips comerciales para celulares y computadoras.
